チップ製造プロセスを徹底解説（2/2）：ウェハからパッケージング、テストまで

各半導体製品の製造には数百のプロセスが必要で、製造プロセス全体は次の 8 つのステップに分かれています。ウェハ処理 - 酸化 - フォトリソグラフィー - エッチング - 薄膜堆積 - 配線 - テスト - パッケージング.

ステップ5: 薄膜堆積

チップ内にマイクロデバイスを作成するには、薄膜を連続的に積層し、余分な部分をエッチングで除去したり、さまざまなデバイスを分離するためにいくつかの材料を追加したりする必要があります。各トランジスタまたはメモリセルは、上記のプロセスを通じて段階的に構築されます。ここでいう「薄膜」とは、通常の機械加工方法では製造できない、厚さ1ミクロン（μm、1メートルの100万分の1）以下の「膜」のことを指します。必要な分子単位または原子単位を含む膜をウェーハ上に配置するプロセスが「堆積」です。

多層半導体構造を形成するには、まずデバイススタックを作成する必要があります。つまり、ウェハの表面に薄い金属（導電性）膜と誘電体（絶縁性）膜を交互に複数層積層し、その後余分な層を除去します。エッチングプロセスを繰り返してパーツを作り、三次元構造を形成します。成膜プロセスには化学気相成長法（CVD）、原子層成長法（ALD）、物理気相成長法（PVD）などがあり、これらの技術を用いた方法は乾式成膜と湿式成膜に分けられます。

化学蒸着(CVD)

化学蒸着では、前駆体ガスが反応チャンバー内で反応して、ウェーハの表面に付着した薄膜を形成し、副産物がチャンバーから排出されます。プラズマ化学蒸着では、プラズマを使用して反応ガスを生成します。この方法は反応温度を下げるため、温度に敏感な構造に最適です。プラズマを使用すると、堆積の数を減らすこともでき、多くの場合、より高品質の膜が得られます。

原子層堆積(ALD)

原子層堆積では、一度に数層の原子層だけを堆積することで薄膜を形成します。この方法の鍵は、特定の順序で実行される独立したステップを循環させ、良好な制御を維持することです。ウェハ表面を前駆体でコーティングすることが最初のステップであり、その後、さまざまなガスが導入されて前駆体と反応し、ウェハ表面上に目的の物質が形成されます。

物理蒸着(PVD)

名前が示すように、物理蒸着とは、物理的手段による薄膜の形成を指します。スパッタリングは、アルゴンプラズマを使用してターゲットから原子をスパッタリングし、それらをウェーハの表面に堆積させて薄膜を形成する物理蒸着法です。場合によっては、堆積膜を紫外線熱処理 (UVTP) などの技術によって処理し、改善することができます。

ステップ 6: 相互接続

半導体の導電性は導体と不導体（つまり絶縁体）の中間にあるため、電気の流れを完全に制御することができます。ウェーハベースのリソグラフィー、エッチング、堆積プロセスでは、トランジスタなどのコンポーネントを構築できますが、電力と信号の送受信を可能にするためにそれらのコンポーネントを接続する必要があります。

金属は導電性があるため、回路の相互接続に使用されます。半導体に使用される金属は以下の条件を満たす必要があります。

・低抵抗率: 金属回路は電流を流す必要があるため、回路内の金属の抵抗は低い必要があります。

・熱化学的安定性: 金属材料の特性は、金属相互接続プロセス中に変化しない必要があります。

・高い信頼性: 集積回路技術が発展するにつれて、少量の金属相互接続材料であっても十分な耐久性が必要になります。

・製造コスト: 最初の 3 つの条件が満たされたとしても、材料コストが高すぎて量産のニーズを満たすことができません。

相互接続プロセスでは主にアルミニウムと銅の 2 つの材料が使用されます。

アルミニウム相互接続プロセス

アルミニウム相互接続プロセスは、アルミニウムの堆積、フォトレジストの塗布、露光と現像で始まり、その後、酸化プロセスに入る前にエッチングで余分なアルミニウムとフォトレジストを選択的に除去します。上記のステップが完了した後、配線が完成するまで、フォトリソグラフィー、エッチング、堆積プロセスが繰り返されます。

アルミニウムは、優れた導電性に加えて、フォトリソグラフィー、エッチング、蒸着も容易です。また、低コストで酸化皮膜との密着性も良好です。欠点は、腐食しやすいことと融点が低いことです。さらに、アルミニウムがシリコンと反応して接続の問題を引き起こすのを防ぐために、金属堆積物を追加してアルミニウムをウェーハから分離する必要があります。この堆積物を「バリアメタル」と呼びます。

アルミニウム回路は蒸着によって形成されます。ウェーハが真空チャンバーに入ると、アルミニウム粒子によって形成された薄膜がウェーハに付着します。このプロセスは「蒸着（VD）」と呼ばれ、化学蒸着と物理蒸着が含まれます。

銅配線プロセス

半導体プロセスがより洗練され、デバイスのサイズが縮小するにつれて、アルミニウム回路の接続速度と電気的特性はもはや適切ではなくなり、サイズとコストの両方の要件を満たす新しい導体が必要とされています。銅がアルミニウムの代わりに使用できる最初の理由は、銅の方が抵抗が低いため、デバイスの接続速度が速くなるからです。また、銅はアルミニウムよりもエレクトロマイグレーション、つまり電流が金属を流れるときの金属イオンの移動に対して耐性があるため、信頼性が高くなります。

しかし、銅は化合物を形成しにくいため、ウェハ表面から蒸発除去することが困難です。この問題に対処するために、銅をエッチングする代わりに、誘電体材料を堆積してエッチングし、必要に応じてトレンチとビアからなる金属線パターンを形成し、次に前述の「パターン」を銅で充填して相互接続を実現します。このプロセスは「ダマシン」と呼ばれます。 。

銅原子が誘電体内に拡散し続けると、誘電体の絶縁性が低下し、銅原子のさらなる拡散を阻止するバリア層が形成されます。次に、薄い銅シード層がバリア層上に形成される。このステップにより、高アスペクト比のパターンを銅で充填する電気メッキが可能になります。充填後、金属化学機械研磨 (CMP) によって余分な銅を除去できます。完成後、酸化膜を堆積し、フォトリソグラフィーとエッチングプロセスにより余分な膜を除去します。銅配線が完成するまで、上記のプロセスを繰り返す必要があります。

上記の比較から、銅配線とアルミニウム配線の違いは、余分な銅がエッチングではなくメタルCMPによって除去されることであることがわかります。

ステップ 7: テスト

テストの主な目的は、半導体チップの品質が一定の基準を満たしているかどうかを確認し、不良品を排除し、チップの信頼性を向上させることです。さらに、テストされた不良品は梱包ステップに入らないため、コストと時間の節約に役立ちます。電子ダイソーティング (EDS) は、ウェーハのテスト方法です。

EDSは、ウェハ状態で各チップの電気的特性を検証し、半導体の歩留まりを向上させるプロセスです。 EDS は次の 5 つのステップに分けることができます。

01 電気パラメータ監視 (EPM)

EPM は、半導体チップのテストの最初のステップです。このステップでは、半導体集積回路に必要な各デバイス（トランジスタ、コンデンサ、ダイオードなど）をテストし、電気的パラメータが規格を満たしていることを確認します。 EPM の主な機能は、測定された電気特性データを提供することです。このデータは、半導体製造プロセスの効率化と製品の性能向上 (不良品の検出ではありません) に使用されます。

02 ウェーハエージング試験

半導体の欠陥率は、製造欠陥率 (初期段階で高い) とライフサイクル全体での欠陥率の 2 つの側面から生じます。ウェーハエージング試験とは、ウェーハを一定の温度とAC/DC電圧下で試験し、欠陥が存在する可能性のある製品を初期段階で発見すること、つまり潜在的な欠陥を発見することで最終製品の信頼性を向上させることを指します。

03 検出

エージングテストが完了したら、プローブカードを使用して半導体チップをテストデバイスに接続する必要があります。その後、ウェハ上で温度、速度、動作テストを実行して、関連する半導体機能を検証できます。特定のテスト手順の説明については、表を参照してください。

04 修理

一部の不良チップは問題のあるコンポーネントを交換することで修復できるため、修理は最も重要なテスト手順です。

05 点在

電気的テストに不合格となったチップは前のステップで選別されましたが、区別するためにまだマークを付ける必要があります。以前は、不良チップを肉眼で識別できるように特殊なインクでマーキングする必要がありましたが、現在はシステムがテストデータの値に応じて自動的にチップを分類します。

ステップ 8: 梱包する

これまでのいくつかのプロセスの後、ウェーハは同じサイズの正方形のチップ (「シングル チップ」とも呼ばれます) を形成します。次に、切断して個々のチップを取得します。新たに切断されたチップは非常に壊れやすく、電気信号をやり取りできないため、個別に処理する必要があります。このプロセスは、半導体チップの外側に保護シェルを形成し、外部と電気信号をやり取りできるようにすることを含むパッケージングです。パッケージングプロセス全体は、ウェーハの切断、シングルチップの取り付け、相互接続、成形、およびパッケージングのテストという 5 つのステップに分かれています。

01 ウェーハソーイング

高密度に配置された無数のチップをウェーハから切り出すには、まずウェーハの裏面を慎重に「研削」し、その厚さがパッケージングプロセスのニーズを満たす必要があります。研削後、ウエハ上のスクライブラインに沿って半導体チップを切り離すまで切断します。

ウェーハ切断技術には、ブレード切断、レーザー切断、プラズマ切断の 3 種類があります。ブレードダイシングは、ダイヤモンドブレードを使用してウェーハを切断する方法ですが、摩擦熱や破片の影響を受けやすく、ウェーハに損傷を与える可能性があります。レーザーダイシングは精度が高く、厚さが薄いウェハやスクライブラインの間隔が狭いウェハも容易に処理できます。プラズマダイシングはプラズマエッチングの原理を利用するため、スクライブラインの間隔が非常に狭い場合にも適用できる技術です。

02 枚葉式アタッチメント

すべてのチップをウェーハから分離した後、個々のチップ (単一ウェーハ) を基板 (リード フレーム) に取り付ける必要があります。基板の機能は、半導体チップを保護し、半導体チップが外部回路と電気信号を交換できるようにすることです。液体または固体のテープ接着剤を使用してチップを取り付けることができます。

03 相互接続

チップを基板に取り付けた後、電気信号の交換を行うために 2 つの接点を接続する必要もあります。この工程で使用できる接続方法には、金属細線を使用するワイヤーボンディングと、球状の金ブロックまたは錫ブロックを使用するフリップチップボンディングの 2 種類があります。ワイヤ ボンディングは従来の方法であり、フリップ チップ ボンディング技術により半導体製造を高速化できます。

04 成形

半導体チップの接続が完了した後、温度や湿度などの外部条件から半導体集積回路を保護するために、チップの外側にパッケージを追加するモールド工程が必要となります。必要に応じてパッケージの金型を作成した後、半導体チップとエポキシモールドコンパウンド（EMC）を金型に入れて封止する必要があります。封印されたチップが最終形態となります。

05 包装試験

すでに最終形状を形成しているチップも、最終欠陥テストに合格する必要があります。最終テストに入る完成した半導体チップは全て完成した半導体チップである。これらは試験装置に置かれ、電圧、温度、湿度などのさまざまな条件を設定して、電気試験、機能試験、速度試験を行います。これらのテストの結果は、欠陥を発見し、製品の品質と生産効率を向上させるために使用できます。

包装技術の進化

チップサイズが小さくなり、性能要件が高まるにつれて、パッケージングは​​過去数年間に多くの技術革新を遂げてきました。未来志向のパッケージング技術とソリューションには、ウェハレベルパッケージング (WLP)、バンピングプロセス、再配線層 (RDL) 技術などの従来のバックエンドプロセスでの蒸着の使用や、フロントエンドでのエッチングおよび洗浄技術が含まれます。ウエハーの製造。

高度なパッケージングとは何ですか?

従来のパッケージングでは、各チップをウェーハから切り出し、金型に配置する必要がありました。ウェーハ レベル パッケージング (WLP) は高度なパッケージング技術の一種で、ウェーハ上のチップを直接パッケージングすることを指します。 WLP のプロセスは、最初にパッケージングとテストを行った後、形成されたすべてのチップをウェハーから一度に分離します。従来のパッケージングと比較して、WLP の利点は生産コストが低いことです。

高度なパッケージングは​​、2D パッケージング、2.5D パッケージング、3D パッケージングに分類できます。

小型の 2D パッケージング

前述したように、パッケージング工程の主な目的は半導体チップの信号を外部に伝えることであり、ウエハ上に形成されたバンプは入出力信号を送る接点となります。これらのバンプはファンインとファンアウトに分けられます。前者の扇形はチップ内にあり、後者の扇形はチップの範囲外にあります。入出力信号をI/O（インプット/アウトプット）と呼び、入出力の数をI/O数と呼びます。 I/O 数は、パッケージ化方法を決定するための重要な基礎となります。 I/O 数が少ない場合は、ファンイン パッケージが使用されます。チップ サイズはパッケージング後に大きく変わらないため、このプロセスはチップ スケール パッケージング (CSP) またはウェーハ レベル チップ スケール パッケージング (WLCSP) とも呼ばれます。 I/O 数が多い場合は、通常、ファンアウト パッケージングが使用され、信号配線を可能にするためにバンプに加えて再配線層 (RDL) が必要になります。これが「ファンアウト・ウエハーレベル・パッケージング（FOWLP）」です。

2.5Dパッケージング

2.5D パッケージング技術は、信号を横方向に配線しながら 2 種類以上のチップを 1 つのパッケージに収めることができるため、パッケージのサイズと性能を向上させることができます。最も広く使用されている 2.5D パッケージング方法は、シリコン インターポーザーを介してメモリ チップとロジック チップを単一のパッケージに収める方法です。 2.5D パッケージングには、シリコン貫通ビア (TSV)、マイクロ バンプ、ファインピッチ RDL などのコア テクノロジーが必要です。

3Dパッケージング

3D パッケージング技術により、信号を垂直に配線しながら、2 種類以上のチップを 1 つのパッケージに収めることができます。この技術は、より小型で I/O 数の多い半導体チップに適しています。 I/O数の多いチップにはTSVを、I/O数の少ないチップにはワイヤーボンディングを使用し、最終的にチップを縦に並べた信号系を形成します。 3D実装に必要なコア技術にはTSV技術やマイクロバンプ技術などがあります。

ここまで、半導体製品の製造工程「ウエハ処理→酸化→フォトリソグラフィ→エッチング→薄膜堆積→配線→検査→パッケージング」の8つの工程を紹介してきました。 「砂」から「チップ」まで、半導体技術はまさに「石を金に変える」ことを行っています。

VeTek Semiconductor は中国の専門メーカーです。炭化タンタルコーティング, 炭化ケイ素コーティング, 特殊グラファイト, 炭化ケイ素セラミックスそしてその他の半導体セラミックス。 VeTek Semiconductor は、半導体業界向けのさまざまな SiC ウェーハ製品向けの高度なソリューションを提供することに取り組んでいます。

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